Examen Final de Arquitectura de Computadores EJERCICIO 2 (4,5

Examen Final de Arquitectura de Computadores EJERCICIO 2 (4,5

E. U. de Informática
Departamento de Informática Aplicada
Examen Final de Arquitectura de Computadores
EJERCICIO 2
(4,5 puntos)
2 de julio de 2012
(45 minutos)
Un pequeño dispositivo de control consta de un procesador 68000 y la memoria cuyo
esquema de conexión se muestra en la cara posterior de esta hoja. Con el fin de no
complicar la figura, sólo se han puesto las señales más significativas, entendiendo que el
resto están correctamente conectadas.
IMPORTANTE: Todos los valores que hagan referencia a direcciones de memoria
deberán expresarse en hexadecimal. El resto de números se considerarán decimales.
1) Indique los siguientes valores para la memoria ROM:
a) Dirección inicial.
b) Dirección final.
2) ¿Cuál es el tamaño en bytes de las siguientes memorias?
a) ROM.
b) SRAM.
c) DRAM.
3) Para cada tipo de memoria indique si la decodificación es total o parcial.
a) ROM.
b) SRAM.
c) DRAM.
4) Cada pastilla se ha identificado con un número encerrado en un círculo. Indique en
qué pastillas estarían almacenados los siguientes elementos:
a)
b)
c)
d)
e)
f)
Byte de dirección C00301.
Byte de dirección 30A6.
Byte de dirección 743C03.
Palabra (word) de dirección 987B54.
Palabra (word) de dirección 20F0.
Palabra larga (long word) de dirección 20F0.
5) ¿Con cuantas direcciones diferentes se puede hacer referencia a la primera
palabra de la cada una de las siguientes pastillas?
a)
b)
c)
d)
Pastilla número 4.
Pastilla número 9.
Pastilla número 11.
Pastilla número 12.
6) Debido al tipo de decodificación (total o parcial) a veces pueden producirse
colisiones entre direcciones de distintas memorias. Conteste “SI” o “NO” según
haya o no posibilidad de colisión para las siguientes combinaciones.
a) ROM con SRAM.
b) ROM con DRAM.
c) SRAM con DRAM.
7) Indique las conexiones necesarias para que si la pastilla 1 se sustituye por 4
pastillas de 1Kx2 todo siga funcionando igual.
A11-A1
D15-D12
A
1
D
ROM
2Kx4
D11-D8
A
2
D
ROM
2Kx4
CS
D7-D4
A
3
D
ROM
2Kx4
CS
D3-D0
A
4
D
ROM
2Kx4
CS
CS
A23+ …+A14+A13+A12+LDS
A23+ …+A14+A13+A12+UDS
A11-A1
D15-D12
A
5
D
ROM
2Kx4
D11-D8
A
6
D
ROM
2Kx4
CS
D7-D4
CS
D7-D0
A20+A19+A18+LDS
A
D
SRAM
1Kx8
A13-A1
D3-D0
8
D
ROM
2Kx4
CS
A10-A1
D7-D0
A20+A19+A18+LDS
A
D
10
CS
SRAM
1Kx8
A13-A1
A
D15-D8
D
ROM
2Kx4
A
A23+ …+A14+A13+A12+LDS
9
CS
7
CS
A23+ …+A14+A13+A12+UDS
A10-A1
A
11
DRAM
8Kx8
D
D7-D0
A
12
D
DRAM
8Kx4
CS
CS
A23+UDS
A23+LDS
D7-D0
A
13
D
DRAM
8Kx4
CS