Area Prestaciones Consumo

Transcripción

Area Prestaciones Consumo
Complejidad VLSI
Las 4 fases de creación de un CI
DMII
Metodologia de Diseño – A. Diéguez
DMII
Metodologia de Diseño – A. Diéguez
Semiconductor Technology Roadmap
Objetivos CAD VLSI
•
•
Manejar la complejidad
- Asegurar diseño correcto
- Aumentar productividad
Optimizar compromisos:
- Prestaciones (velocidad)
- Consumo (disipación)
- Area (coste)
- Fiabilidad (calidad)
- Integridad de la señal (noise)
- Fabricación (yield)
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Metodologia de Diseño – A. Diéguez
DMII
Metodologia de Diseño – A. Diéguez
Prestaciones
Integridad señal
Fiabilidad
Area
Consumo
Fabricabilidad
Diseño Microelectrónico:
Microelectrónico: ¿Qué es?
Abordando la complejidad
60’s (Prehistoria):
Diseño de máscaras con mylar
Es la etapa de concepción y desarrollo en la realización de un
Sistema Electrónico
ESPEC.
DISEÑO
Especificar
Implementar
Verificar
FABRIC.
VALIDACIÓN
70’s:
Digitalizador de máscaras
Design Rule Checkers (DRC)
Simuladores de circuitos
Editores de layout
PRODUC.
80’s:
Estaciones de trabajo
Simuladores lógicos
Simulación RTL
Diseño con Standard Cells
Generadores de módulos
90’s:
Síntesis lógica
Analizadores temporales
Verificación formal
Diseño para el test
Sistemas reconfigurables
Problemas:
Complejidad
Exactitud. Diseño perfecto a la primera
Productividad
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Abordando la complejidad
Abstracción
Funcional
Jerarquía, Modularidad
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Niveles y dominios de descripción
Metodología, Síntesis
Estructural
abstracto
detallado
Física
Reuso, IP
RAM
S/P
RAM
DMA
ASIC
LOGIC
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µC
A CD
B
AA
DSP
CORE
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Metodologia de Diseño – A. Diéguez
Niveles de Representación de un Sistema
Niveles y dominios de descripción
DMII
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Metodologia de Diseño – A. Diéguez
Niveles de Representación de un Sistema
Metodologia de Diseño – A. Diéguez
Niveles de Representación de un Sistema
Variables de diseño a nivel físico
Variables de diseño a nivel lógico
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Metodologia de Diseño – A. Diéguez
DMII
Metodologia de Diseño – A. Diéguez
Niveles de Representación de un Sistema
Niveles de Representación de un Sistema
Variables de diseño a nivel estructural.
Variables de diseño a nivel de arquitectura/algorítmico
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Metodologia de Diseño – A. Diéguez
DMII
Metodologia de Diseño – A. Diéguez
Niveles y dominios de descripción
Metodología de diseño
Capture & Simulate
Diseño capturado en un modelo
Modelo simulado
Resultados usados para guiar las mejoras en el diseño
Los diseñadores toman todas las decisiones de diseño
Describe & Sintetize
Descripción del diseño mediante especificación
funcional
Refinamiento hacia la implementación añadiendo
detalles estructurales
Evaluación del diseño en términos de una función
coste. Diseño optimizado basándose en la función coste.
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DMII
Metodologia de Diseño – A. Diéguez
Diseño Estructurado
Flujo de diseñ
diseño tradicional VLSI
Estructura Jerarquica
Jerarquía
Especificationes
Regularidad
Modularidad
Localidad
Hierarchical vs. flattened
Modularidad
Localidad
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Metodologia de Diseño – A. Diéguez
Metodologia de Diseño – A. Diéguez
Síntesis
Síntesis de alto nivel
System
•Module Selection
•Scheduling
•Allocation
•Binding
•Register Sharing
•Memory Inference
•Pipelining / Retiming
ENTITY fir IS
PORT (xn:IN INTEGER; yn:OUT INTEGER);
END fir;
ARCHITECTURE behavioral OF fir IS
BEGIN
PROCESS
VARIABLE H,x: vecteur;
VARIABLE tmp: INTEGER;
BEGIN
tmp := xn * H(0);
FOR i IN 1 TO N-1 LOOP
tmp := tmp + x(i) * H(i);
END LOOP;
yn <= tmp;
FOR i IN N-1 DOWNTO 2 LOOP
x(i) := x(i-1);
END LOOP;
x(1) := xn;
•Resource Sharing
•Arithmetic Optimiization
•Pipelining
•Datapath Compilation
•FSM optimization
•Redundancy Removal
•Logic Structuring
•Logic Minimization
•Technology Mapping
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DMII
RT-Blocks
RTL
LOGIC
Logic Synthesis
Gate-Netlist
Simulation
or
RTL Synthesis
Layout
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BEHAVIORAL
High Level Synthesis
Logic
WAIT FOR cadence;
END PROCESS;
END behavioral;
DMII
Algorithm
GATE
Formal
Verification
Flujo de diseñ
diseño tradicional VLSI
DMII
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Flujo de diseñ
diseño físico
DMII
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