τ τ τ τ

Diseño simétrico de la puerta
Diseño simétrico de la puerta
Criterio
Criterio de
de diseño:
diseño:
Tiempos de conmutación iguales
Cálculo complicado en una puerta compleja
Ya en el inversor era complicado!
Ahora existe dependencia con las transiciones
DMI
DMI
Lógica CMOS – A. Diéguez
Lógica CMOS – A. Diéguez
Diseño simétrico de la puerta
Diseño simétrico de la puerta
Metodología
, t LH,, ttpp::
Metodología de
de cálculo
cálculo de
de ttHL
HL, tLH
Modelo Interruptor + Ron
Red de resistencias y capacidades
Consideración peor caso
Modelo RC compacto
τ HL = (Cint + C L )( RnA + RnB )
τ LHB = C L R pB
Modelo compacto: Multiplicar la suma de capacidades por la suma de resistencias en el camino de
carga/descarga
TD2 = (C1 + C2)(R1 + R2)
τ LHA = C L R pA
Modelo distribuido: Todas las capacidades intervienen. Multiplicar cada capacidad por la suma de
resistencias en el camino común entre el nodo de la capacidad y la entrada y la salida y la entrada. Sumar para
todas las capacidades.
Modelo RC distribuido
τ HL = Cint RnA + C L ( RnA + RnB )
DMI
Lógica CMOS – A. Diéguez
DMI
Lógica CMOS – A. Diéguez
Diseño simétrico de la puerta
Diseño simétrico de la puerta
Metodología
Metodología para
para el
el diseño
diseño simétrico:
simétrico:
Considerar pMOS con (W/L)p
Considerar nMOS con (W/L)n
CL>>resto de capacidades
Considerar el peor caso: 1 tr. pMOS para la carga
τ HL = τ LH
τ HL = C L ( RnA + RnB )
τ LH = C L R pA, B
2 Rn = R p
Rα
Rα
DMI
L
W
1 L
µW
⇒
⇒
W 
W 
  = 2 
 L p
 L n
µp W 
W 
 
  =2
L
µn  L  p
 n
DMI
Lógica CMOS – A. Diéguez
Lógica CMOS – A. Diéguez
Diseño simétrico de la puerta
Diseño simétrico de la puerta
Metodología
Metodología práctica
práctica aa seguir:
seguir:
Evaluar (W/L)pinv, (W/L)ninv
Considerar el peor caso
(W/L)n=n·(W/L)ninv. n=número nMOS en serie entre la salida y GND
(W/L)p=p·(W/L)pinv. p=número pMOS en serie entre la salida y VDD
3·(W/L)pinv
3·(W/L)pinv
3·(W/L)pinv
3·(W/L)pinv
2·(W/L)pinv
3·(W/L)pinv
2·(W/L)ninv
2·(W/L)ninv
DMI
Lógica CMOS – A. Diéguez
DMI
2·(W/L)ninv
Lógica CMOS – A. Diéguez
3·(W/L)pinv
3·(W/L)pinv
2·(W/L)ninv
2·(W/L)pnnv
2·(W/L)ninv
(W/L)ninv
2·(W/L)ninv
Dependencia del fan-in y el fan-out
DMI
Optimización de la lógica / desacoplo por buffer
DMI
Lógica CMOS – A. Diéguez
Lógica CMOS – A. Diéguez
Disposición de los transistores
DMI
Lógica CMOS – A. Diéguez
Optimización: Diseño físico
DMI
Lógica CMOS – A. Diéguez
Optimización: Diseño físico
DMI
Potencia disipada: Actividad
DMI
Lógica CMOS – A. Diéguez
Azares (glitches)
Lógica CMOS – A. Diéguez
CONCLUSIONES
VENTAJAS
VENTAJAS
Lógica muy robusta e insensitiva a variaciones de los parámetros
Altos márgenes de ruido: VOH=VDD, VOL=VSS
Consumoo estático nulo: En consiciones estáticas no existe camino entre VDD y VSS
Respuesta simétrica (bajo dimensionado adecuado de los transistores)
DESVENTAJAS
DESVENTAJAS
2N transistores para N entradas
DMI
Lógica CMOS – A. Diéguez
DMI
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