Multivibradores biestables - Instituto Politécnico Nacional

Transcripción

INSTITUTO POLITÉCNICO NACIONAL
ESCUELA SUPERIOR DE INGENIERÍA MECÁNICA Y
ELÉCTRICA
INGENIERÍA EN COMUNICACIONES Y ELECTRÓNICA
PRÁCTICAS DE CIRCUITOS LÓGICOS
LABORATORIO DE COMPUTACIÓN IV
PRÁCTICA 7
NOMBRE DE LA PRACTICA:
Multivibradores Biestables (FLIP-FLOPS).
OBJETIVO DE LA PRACTICA: Comprobar las tablas de verdad del los multivibradores
biestables S-C, J-K, D y T, cuando son disparados por
flanco negativo (TPN).
DURACIÓN: 4 horas.
MATERIAL NECESARIO:
Fuente de voltaje de 5V.
Dos tablillas para conexiones (protoboard).
Dos DIP de 8.
Once diodos LED (5 rojos, 5 verdes y 1 amarillo).
Las siguientes resistencias:
Una de 22 KW (R1) y dieciocho de 470W
Un preset de 4 MW (R2).
Los siguientes circuitos integrados (TTL).
Un 74LS175, dos 74LS176 ó 74LS112, un 74LS04 y un LM555.
Un capacitor de 1 mF.
Alambre para conexiones.
Un desarmador pequeño (para ajustar el preset).
Manual ECG Semiconductors.
AUTORES:
PROFESOR: M. C. Salvador. Saucedo Flores. Ext. 54797
PROFESOR: Ing. Pablo Fuentes Ramos. Ext. 54797
ALUMNO PIFI: Eduardo Flores Mejía.
P-7-1
El elemento de memoria más importante es el multivibrador (MVB), (flip-flop, FF, por su
nombre en inglés), que está formado por un ensamble de compuertas lógicas. Aunque una
compuerta lógica, por sí misma, no tiene la capacidad de almacenamiento, pueden
conectarse varias configuraciones de compuerta que se utilizan para producir estos
multivibradores.
Fig. 7.1 Símbolo general para el flip-flop y definición de sus dos posibles estados de salida.
La Fig. 7.1(a) muestra el tipo de símbolo general empleado para un flip-flop. El símbolo
indica el FF tiene dos salidas, marcadas como Q y , que son inversas entre sí. En realidad,
se puede utilizar cualquier letra, pero la Q es la de uso más extendido. La salida Q recibe el
es la salida negada o invertida del FF.
nombre de salida normal del FF, mientras que
Cada vez que se haga referencia al estado de un FF, éste será el estado de su salida normal
Q; se sobreentiende que la salida invertida
, se encuentra en el estado opuesto. Por
ejemplo, si se afirma que el FF se encuentra es estado ALTO (1), significa que Q=1; si se
señala que el FF se encuentra en el estado BAJO (0), entonces Q=0. Claro esta que el
estado
siempre es el inverso de Q.
Por lo tanto, un FF tiene dos estados permisibles de operación, como se indica en la Fig.
7.1(b). Nótese las diferentes formas que se emplean para hacer referencia a los dos
estados. Es necesario familiarizarse con cada una de ellas, ya que todas son de uso común.
Como lo indica el símbolo de la Fig. 7.1(a) un FF puede tener una o más entradas. Éstas
se emplean para provocar que el FF haga transiciones hacia atrás y hacia adelante entre
sus posibles estados de salida. Como se verá más adelante, la entrada del FF sólo tiene que
recibir un pulso momentáneo para cambiar el estado de su salida y ésta permanecerá en el
nuevo estado aún después de la desaparición del pulso de entrada. Esta es la característica
de memoria del FF.
El flip-flop también se conoce con otros nombres, entre ellos registro básico y
multivibrador biestable. El término registro básico se utiliza para ciertos tipos de flip-flops
que se describen más adelante. El término multivibrador biestable es un nombre más
técnico para un flip-flop, pero es muy largo para ser utilizado con frecuencia.
M. en C. Salvador Saucedo Flores e Ing. Pablo Fuentes Ramos
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REGISTRO BÁSICO CON COMPUERTAS No Y (NAND)
1. INICIO=BORRAR=1. Esta condición es el estado normal y no tiene efecto alguno sobre el
estado de salida. Las salidas Q y
permanecerán en el estado en que se encontraban
antes de presentarse esta condición de entrada.
2. INICIO=0, BORRAR=1. Este estado siempre ocasionará que la salida pase al estado Q=1,
donde permanecerá aún después de que INICIO y BORRAR retorne a ALTO. A esto se le
denomina inicio del registro básico.
3. INICIO=1, BORRAR=0. Esto siempre producirá el estado Q=0, donde la salida permanecerá
aún después de que BORRAR retorne a ALTO. A esto se le llama borrado o reinicio del
registro básico.
4. INICIO=BORRAR=0. Esta condición intenta iniciar y borrar el registro básico en forma
simultánea y puede producir resultados ambiguos. No debe utilizarse.
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REGISTRO BÁSICO CON COMPUERTAS No O (NOR)
Dos compuertas NOR acopladas transversalmente se pueden utilizar como un registro
básico con compuerta NOR. El arreglo que se muestra en la Fig. 7.3 (a) es semejante al
registro básico, excepto que las salidas Q y
tienen posiciones invertidas.
El análisis de la operación del registro básico NOR puede efectuar exactamente de la
misma forma que el registro básico NAND. Los resultado se dan en la tabla de verdad de la
Fig. 7.3 (b) y se resumen como sigue:
5. INICIO=BORRAR=0. Esta es la condición normal del registro básico NOR y no tiene efecto
alguno sobre el estado de salida Q y
permanecerán en cualquier estado en que se
encontraran antes de esta condición de entrada.
6. INICIO=1, BORRAR=0. Esto siempre hará Q=1, donde permanecerá aún después de que
INICIO retorne a 0.
7. INICIO=0, BORRAR=1. Esto siempre hará Q=0, donde se quedará aun después de que
BORRAR regrese a 0.
8. INICIO=1, BORRAR=1. Esta condición intenta iniciar y borrar el registro básico al mismo
tiempo y produce Q= =0. Si las entradas se regresan a 0 simultáneamente, el estado de
salida resultante es impredecible. No se debe usar esta condición de entrada.
El registro básico de la compuerta NOR opera exactamente igual que el registro básico
NAND excepto que las entradas INICIO y BORRAR son activas en ALTO en vez de activas en
BAJO y el estado normal en reposo es INICIO = BORRAR = 0. Q se fijará en ALTO por medio
de un pulso ALTO en la entrada INICIO y se hará BAJO por medio de un pulso ALTO en la
entrada BORRAR. El símbolo de bloque simplificado del registro básico NOR de la Fig. 7.3(c)
las entradas S y C son activas en ALTO.
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Los sistemas digitales pueden operar en forma sincrónica o asincrónica. En los
sistemas asincrónicos las salidas de los circuitos lógicos pueden cambiar de estado en
cualquier momento en que una o más de las entradas cambien.
En los sistemas sincrónicos los tiempos exactos en que alguna salida puede cambiar de
estados se determinan por medio de una señal, que comúnmente se denomina, de reloj. Esta
señal de reloj es una serie de pulsaciones rectangulares o cuadradas, como se muestran en la
Fig. 7-4. La señal del reloj se distribuye a todas las partes del sistema y muchas (o incluso
todas) las salidas del sistema pueden cambiar de estado sólo cuando el reloj hace una
transición. Las transiciones (también denominadas flancos) se indican en la Fig.7-4. Cuando el
reloj cambia de 0 a 1, a éste se le denomina transición con pendiente positiva (TPP);
cuando el reloj pasa de 1 a 0, a esta se le conoce como transición con pendiente negativa
(TPN).
FLIP-FLOP SINCRONIZADO POR RELOJ.
Existen varios tipos de FF sincronizados por reloj. Las principales características, que
son comúnmente a todos ellos, son:
1. Los FF sincronizados por reloj, tienen una entrada de reloj que comúnmente está marcada
como CLK, CK o CP. En muchos FF sincronizados por reloj, la entrada CLK es disparada
por flanco, lo que significa que es activada por una transición de la señal; esto se especifica
por la presencia de un pequeño triángulo sobre la entrada CLK.
En la Fig. 7-4 (a) se activa la entrada CLK sólo cuando ocurre una transición con pendiente
positiva (TPP); la entrada no es afectada en ningún otro tiempo. En la Fig. 7-4(b), se activa
la entrada CLK sólo cuando se presenta una transición con pendiente negativa (TPN), lo
que se simboliza con un pequeño circulo.
2. Los FF sincronizados por reloj también poseen una o más entradas de control que pueden
tener varios nombres, lo que depende de su operación. Las entradas de control no tendrán
efecto sobre Q hasta que ocurra la transición activa del reloj. En otras palabras, su efecto
esta sincronizado con las señales aplicadas en la entrada CLK. Por esta razón, estas
entradas reciben el nombre de entradas sincrónicas de control.
Por ejemplo, las entradas de control FF en la Fig. 7-4 (a) no tendrá efecto sobre Q hasta que
ocurra una TPP en la señal del reloj. Del mismo modo, las entradas de control de la Fig. 74(b) no tendrán efecto hasta que se presente una TPN en la señal de reloj.
Fig. 7-4 Los FF sincronizados por reloj tienen una entrada de reloj (CLK) que es activa sobre (a) TPP o (b) TPN. Las
estradas de control determinan el efecto que tendrá la transición activa del reloj.
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3. En resumen, puede afirmarse que las entradas de control hacen que las salidas del FF
estén listas para cambiar, mientras que la transición activa en la entrada CLK es la que
dispara el cambio.
FLIP-FLOP SINCRONIZADO POR RELOJ
La Fig. 7-5 muestra un flip-flop J-K sincronizado por reloj disparado por la transición con
pendiente positiva de la señal del reloj. Las entradas J-K controlan el estado del FF. La
condición principal de este FF es que J=K=1 no generan una salida ambigua, para esta
condición 11, el FF siempre pasará a su estado opuesto cuando se efectúe la transición con
pendiente positiva de la señal del reloj. A esta operación se le denomina modo de
complemento. En este modo, si J y K se dejan en estado ALTO, el FF cambiará al estado
complementario con cada pulso del reloj.
Fig. 7-5 flip-flop J-K sincronizado por reloj que responde a la transición con pendiente positiva del reloj.
La tabla de verdad de la siguiente Fig. 7-5 resume la forma en que el flip-flop J-K
responde a la forma TPP por cada combinación de J y K.
La Fig. 7-6 muestra el símbolo correspondiente a un flip-flop J-K sincronizado por reloj
que se dispara con las transiciones con pendiente negativa de la señal del reloj. El circulo
pequeño en la entrada CLK indica que este FF se disparará cuando la entrada CLK pase de
1 a 0.
Fig. 7-6 Flip-flop que se dispara en transición con pendiente negativa.
El flip-flop J-K es mucho más versátil que el S-C puesto que no tiene estados ambiguos.
La condición J=K=1, la cual genera la operación de complemento, se usa ampliamente en
todos los tipos de contadores binarios. En esencia, el flip-flop J-K puede hacer cualquier
cosa que el flip-flop S-C puede hacer, además de operar en el modo de complemento.
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FLIP-FLOP TIPO D
Fig. 7-7 Flip-flop tipo D que es disparado con transiciones de pendiente positiva.
La Fig. 7-7 contiene el símbolo y la tabla de verdad para un flip-flop D disparado por
flanco positivo (TPP). A diferencia de los flip-flops S-C y J-K, el tipo D sólo tiene una entrada
síncrona de control, D, letra que proviene de dato. La operación del flip-flop D es muy
sencilla: Q va hacia el mismo estado en que se encuentra la entrada D cuando ocurre un
TPP en CLK. En otras palabras, el nivel presente en D será almacenado en el flip-flop en el
momento en que se presente una TPP.
FLIP-FLOP TIPO T
Es aquel en el que la única entrada es la del disparador (reloj) , y éste se obtiene en base
a un FF J-K, llevando las entradas J y K permanentemente al nivel 1. Cuando se pulsa la
entrada T, el biestable cambia de estado (Fig. 7-8).
ENTRADAS ASINCRÓNICAS
En flip-flops sincronizados por reloj se han estudiado las entradas J, K, D y T, las cuales
se han señalado como entradas de control. A estas entradas se les denomina también
entradas sincrónicas porque su efecto sobre la salida del FF se sincroniza con la entrada
CLK. Como se ha observado, las entras sincrónicas de control deben utilizarse junto con
una señal de reloj para activar al FF.
Muchos FF con reloj también tienen una o más entradas asincrónicas que operan
independientemente de las entradas sincrónicas y de la entrada del reloj. Estas entradas
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asincrónicas se pueden emplear para fijar el FF en el estado 1 o en el 0 en cualquier
instante, sin importar las condiciones presentes en las otras entradas. Las entradas
asincrónicas son entradas dominantes que pueden servir para ignorar todas las
entradas a fin de colocar el FF en un estado o en el otro.
La Fig. 7-9 muestra un FF J-K con entradas asincrónicas designadas como PRE y CLR.
Estas son entradas activas en BAJO como lo indican los pequeños círculos en símbolo del
FF. La tabla de verdad que se incluye resume la forma en que afectan la salida del FF.
Examinemos ahora los diversos casos.
¨
PRE=CLR=1: Las entradas asincrónicas son inactivas y el FF está libre para responder a
las entradas J, K y CLK; en otras palabras, la operación sincronizada por reloj puede
llevarse a cabo.
¨
PRE=0, CLR=1: PRE está activado y Q va inmediatamente a 1 sin importar que
condiciones estén presentes en las entradas J, K y CLK. La entrada CLK no puede afectar
al FF mientras PRE=0.
¨ PRE=1, CLR=0: CLR es activado y Q va inmediatamente a 0 independientemente de las
condiciones presentes en las entradas J, K o CLK. La entrada CLK no tiene efecto mientras
CLR=0.
¨
PRE=CLR=0: Esta condición no debe utilizarse, ya que puede producir un entrada
ambigua.
PRE=INICIO=INICIO en CD=PREINICIO (PRE)=SP (inicio directo).
CLR=BORRAR en CD=BORRAR (CLR)=REINICIO=CD (borrado directo).
Es importante comprender que estas entradas asincrónicas responden a niveles de CD
(corriente directa). Esto significa que si hay un cero constante en la entrada INICIO en CD,
el FF permanecerá en el estado Q=1, independientemente de lo que ocurra en las otras
entradas. En forma análoga, un cero constante en la entrada BORRAR en CD mantiene al
FF en el estado Q=0, Así, las entradas asincrónicas se pueden usar para conservar al FF en
un estado específico en cualquier intervalo de tiempo que se desee. Sin embargo, con
frecuencia las entradas asincrónicas se utilizan para iniciar o borrar el FF al estado
deseado mediante la aplicación de un pulso momentáneo.
Muchos FF con reloj que están disponibles como circuitos integrados tendrán estos dos
tipos de entradas asincrónicas; algunos tendrán solamente la entrada BORRAR en CD.
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Algunos FF tendrán entradas asincrónicas que son activas en ALTO. Para estos, el símbolo
del FF no tendría un pequeño circulo en las entradas asincrónicas.
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PROCEDIMIENTO EXPERIMENTAL
1.
Armar el circuito topológico siguiente.
Circuito topológico 1: Contiene 2 FF tipo S-C asincrónicos, uno hecho por compuertas
NAND y el otro hecho por compuertas NOR.
Utilizar diodos LED color verde para representar Q1 y Q2 y diodos LED color rojo para
representar a
y
.
2.
Comprobar sus tablas de verdad que se mencionaron con anterioridad.
3.
Armar el circuito topológico siguiente:
Circuito topológico 2: Contiene los flip-flops J-K, D y T, los tres sincronizados por reloj,
cada uno con dos entradas asincrónicas INICIO (PRE) y BORRAR (CLR).
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Utilizar diodos LED color verde para representar a Q1, Q2, Q3 , diodos LED color rojo para
representar a
,
,
y un diodo LED color amarillo para Dr.
En el circuito topológico 2, los canales del DIP; el 1 representa a J, el 2 a K, el 3 a D, el
4 a PRE y el 5 a CLR. El diodo LED Dr, muestra los pulsos del reloj.
4.
Consultar las configuraciones internas de los circuitos integrados a utilizar, en el manual
ECG Semiconductors.
5.
Ajustar el preset con el desarmador a su máxima resistencia.
6.
Colocar todos los canales del DIP en circuito abierto (OFF).
7.
Cuando se vayan a comprobar las tablas de verdad de los FF J-K y T, realizar los
cambios en el DIP cuando Dr se encuentre en 0 (apagado) para poder observar mejor
como dependen las entradas de control (sincrónicas) del flanco negativo del reloj.
8.
Comprobar la tabla de verdad del flip-flop J-K disparado por flanco negativo (TPN) que se
encuentra en la página 43, este flip-flop esta representado por Q1 y
en el circuito
topológico 2. Donde J es el canal 1 del DIP y K es el canal 2. (CI 74LS76)
9.
Observar como al dar un pulso en J, Q guarda ese valor aún después de ser retirado el
pulso, hasta que este valor sea borrado (activado K).
10. Comprobar la tabla de verdad del flip-flop tipo D, que en este caso es disparado por
flanco positivo (TPP). En el circuito topológico 2, está representado por Q2 y
DIP, la entrada de control D se encuentra en el canal 3, (CI 74LS74)
11. Observar el flip-flop tipo T que está representado por Q3 y
. En el
, como realiza su
complemento justo cuando Dr pasa de 1 a 0, (CI 74LS76)
12. Llevar las entradas de control J y K a 1.
13. Disminuir con el desarmador la resistencia en el preset.
14. Cerrar el canal 4 del DIP, activando así la entrada asincrónica PRE, y observar que
sucede en el circuito.
15. Regresar a OFF la entrada 4 del DIP (desactivar PRE).
16.
Cerrar el canal 5 del DIP, que es la entrada asincrónica CLR, y observar que sucede en
el circuito.
17. Conectarle un inversor al pulso del reloj, para que a los circuitos integrados llegue la
señal del reloj invertida.
18. Anotar las observaciones.
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19. Entregar en el reporte correspondiente a esta práctica el diagrama de la configuración
interna de los circuitos integrados utilizados.
Nota: El alumno o el equipo de trabajo deberá presentarse al laboratorio con los circuitos anteriores ya armados.
CUESTIONARIO
1.
¿Qué sucede cuando es activada la entrada asincrónica PRE en los LED?
2.
¿Qué sucede cuando es activada la entrada asincrónica CLR en los LED?
3.
¿Qué tipo de flanco es el que dispara a los FF utilizados?
4.
Cuando invertiste el pulso del reloj ¿Cómo se comportó el disparo por flanco?
5.
Cuando llevaste las entradas J y K a 1 ¿este flip-flop se comportó como tipo T?
6.
¿De qué manera podrías hacer el flip-flop S-C sincronizado por reloj?
7.
En base a los conocimientos obtenidos de los flip-flops, diseñar un eliminador de
rebotes.
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Multivibradores biestables - Instituto Politécnico Nacional

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